## Golang与高性能DSP竞价系统  By @QLeelulu  舜飞科技 舜飞科技 专业DSP解决方案供应商 ## 什么是RTB与DSP - RTB: Real-time Bidding，实时竞价，允许广告买家根据活动目标、目标人群以及费用门槛等因素对每一个广告及每次广告展示的费用进行竞价。 - DSP: Demand Side Platform，需求方平台，允许广告客户和广告机构更方便地访问，以及更有效地购买广告库存，因为该平台汇集了各种广告交易平台的库存。 互联网 互联网里有成千上万的广告主，他们急需推广自己的产品，寻找优质的媒介和精准的目标用户，优化广告投放策略，提高投入产出比，这种情况下，就诞生了为他们提供服务的专业化平台，DSP。简单的讲，DSP就是广告主服务平台，广告主可以在平台上设置广告的目标受众、投放地域、广告出价等等。 ## SSP 供应方平台 Supply Side Platform 互联网里也有成千上万拥有丰富媒体资源和用户流量的网站，他们急

ultra96N/Asdaccel Out-of-tree support or WIP: Hexagon DSP (via Ilvm), Ascend NPU, and more ## Linaro for TVM - Linaro AI/ML group can be a good fit for TVM an organized way Arm - Cortex-A/Cortex-M/Neoverse CPU, Mali GPU, Ethos NPU ○ Qualcomm - Hexagon DSP, Adreno GPU Hisilicon, Xilinx, NXP, TI, ST, Fujitsu, Riken, and etc • Collaborations between Arm

TVM@AliOS ## PRESENTATION AGENDA ☑ TVM @ AliOS Overview TVM @ AliOS ARM CPU TVM @ AliOS Hexagon DSP TVM @ AliOS Intel GPU ☑ Misc ## PART ONE TVM @ AliOS Overview ## AliOS Overview • AliOS (www.alios PART THREE AliOS TVM @ Hexagon DSP  ## AliOS TVM @ Hexagon DSP • Compute Kernel Offload to DSP, loop nests marked as pipeline s/9/0/e/a/90eab7a9909eddc3e1f4b253cda18ef6/p18_1.jpg) Applications Processor DSP Processor ## AliOS TVM @ Hexagon DSP • Add Hexagon Code Generator inherits LLVM and could generate HVX instruction

## On DSP 5.2 DSP Implementation. During the recognition process, almost all the computation time is spent performing multiply accumulate operations, a task that digital signal processors (DSP) are specifically memory and an AT&T DSP-32C general purpose DSP with a peak performance of 12.5 million multiply add operations per second on 32 bit floating point numbers (25 MFLOPS). The DSP operates as a coprocessor;

jpg) ## 目录－后台篇 APPKIT打造稳定、灵活、高效的运营配置平台 ..... 4 CAT 3.0 开源发布，支持多语言客户端及多项性能提升 ..... 17 LruCache在美团DSP系统中的应用演进 ..... 22 Netty堆外内存泄露排查盛宴 ..... 32 Oceanus：美团HTTP流量定制化路由的实践 ..... 47 UAS-点评侧用户行为检索系统 com。 # LruCache在美团DSP系统中的应用演进 作者：王粲 崔涛 霜霜 ## 背景 DSP系统是互联网广告需求方平台，用于承接媒体流量，投放广告。业务特点是并发度高，平均响应低（百毫秒）。 为了能够有效提高DSP系统的性能，美团平台引入了一种带有清退机制的缓存结构LruCache(Least Recently Used Cache)，在目前的DSP系统中，使用LruCache + 信息的耗时，而且通过一定的清退机制，也可以维持服务内存占用在安全区间。 本文将会结合实际应用场景，阐述引入LruCache的原因，并会在高QPS下的挑战与解决方案等方面做详细深入的介绍，希望能对DSP感兴趣的同学有所启发。 ## LruCache简介 LruCache采用的缓存算法为LRU(Least Recently Used)，即最近最少使用算法。这一算法的核心思想是当缓存数据达到预设上

Visual Studio workspace, Apache.dsw, is provided. This workspace exposes the entire list of working .dsp projects that are required for the complete Apache binary release. It includes dependencies between project instead. The .dsp project files are distributed in Visual C++ 6.0 format. Visual C++ 5.0 (97) will recognize them. Visual C++ 7.0 (.net) must convert Apache.dsw plus the .dsp files into an Apache Apache.sln plus .msproj files, be sure you reconvert the .msproj file if any of the source .dsp files change! This is really trivial, just open Apache.dsw in the VC++ 7.0 IDE once again. Visual C++ 7.0 (.net)

## Python 与嵌入式计算 Python 工程师开发嵌入式产品的时候哪些地方可能会遇到性能瓶颈？ 传统的计算平台：基于通用处理器的架构，Intel x86 新的嵌入式计算平台：MCU，DSP，FPGA，GPU、ASSP等 ➢ 嵌入式计算： 嵌入式系统是以应用为中心，以计算机技术为基础，软硬件可裁剪，适用于应用系统对功能、可靠性、成本、体积、功耗有严格要求的专用计算机系统，它一般由嵌 串行计算和并行计算  传统的基于 DSP 计算 - Serial  ![Im VHDL)，通过与或非门、触发器等逻辑电路实现一些特定的功能。 最核心技术：算法并行处理。相比于传统CPU的串行处理架构 ➢ 存储器架构：芯片内有大容量存储器，不需要和外面的 DDR 做反复读写。 ➢ DSP 硬核：硬核乘加器，一个时钟实现。 ## ➢ 数据的处理以FPGA时钟cycle来计算的 ➢ 100M 时钟，10ns ➢ D 触发器：数据可以准确和时钟同步。一个时钟 cycle 可以实现多个数据流的同步：数据打齐

## Python 与嵌入式计算 Python 工程师开发嵌入式产品的时候哪些地方可能会遇到性能瓶颈？ 传统的计算平台：基于通用处理器的架构，Intel x86 新的嵌入式计算平台：MCU，DSP，FPGA，GPU、ASSP等 ➢ 嵌入式计算： 嵌入式系统是以应用为中心，以计算机技术为基础，软硬件可裁剪，适用于应用系统对功能、可靠性、成本、体积、功耗有严格要求的专用计算机系统，它一般由嵌 串行计算和并行计算  传统的基于 DSP 计算 - Serial  ![Im VHDL)，通过与或非门、触发器等逻辑电路实现一些特定的功能。 ➢ 最核心技术：算法并行处理。相比于传统CPU的串行处理架构 存储器架构：芯片内有大容量存储器，不需要和外面的 DDR 做反复读写。 ➢ DSP 硬核：硬核乘加器，一个时钟实现。 ## ➢ 数据的处理以FPGA时钟 cycle 来计算的 ➢ 100M 时钟，10ns ➢ D 触发器：数据可以准确和时钟同步。一个时钟 cycle 可以实现多个数据流的同步：数据打齐

## Python 与嵌入式计算 Python 工程师开发嵌入式产品的时候哪些地方可能会遇到性能瓶颈？ 传统的计算平台：基于通用处理器的架构，Intel x86 新的嵌入式计算平台：MCU，DSP，FPGA，GPU、ASSP等 ➢ 嵌入式计算： 嵌入式系统是以应用为中心，以计算机技术为基础，软硬件可裁剪，适用于应用系统对功能、可靠性、成本、体积、功耗有严格要求的专用计算机系统，它一般由嵌 串行计算和并行计算  传统的基于 DSP 计算 - Serial  ![Im VHDL)，通过与或非门、触发器等逻辑电路实现一些特定的功能。 最核心技术：算法并行处理。相比于传统CPU的串行处理架构 存储器架构：芯片内有大容量存储器，不需要和外面的 DDR 做反复读写。 ➢ DSP 硬核：硬核乘加器，一个时钟实现。 ## 数据的处理以FPGA时钟 cycle 来计算的 ➢ 100M 时钟，10ns D 触发器：数据可以准确和时钟同步。一个时钟 cycle 可以实现多个数据流的同步：数据打齐

up the testing pyramid E2E ## I ntegration Unit Tests ## Moving up the testing pyramid VST3 ## DSP Regression Unit Tests  Legacy Code ## The desire to standardize We have built the same things... • Lots of similar and unique DSP algorithms • 7 UI technologies • 4 installer technologies etc.... ## SITUATION: THERE ARE 14 COMPETING